【レビュー】Verilog HDL&VHDLテストベンチ記述の初歩 : 論理回路の検証で用いるHDL文法とノウハウ
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- 出版情報
- ・著者：安岡貴志／著
- ・出版日：2010-10
- ・ページ数：239P
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目次
第1部 テストベンチの基本(検証の重要性とテストベンチ
組み合わせ回路のためのテストベンチ ほか)
第2部 テストベンチの文法(遅延の記述方法
標準出力の記述方法 ほか)
第3部 検証のテクニック(テスト・パターンの検討
ランダム検証 ほか)
Appendix(テストベンチ記述のためのVerilog HDL文法リファレンス
テストベンチ記述のためのVHDL文法リファレンス)
概要
本シリーズでは、技術のボーダレス化が進む時代の設計・開発手法やデバイス要素技術、システム構築技術について、ていねいに解説します。
レビューの一覧
・ATLAS-SoCで遊ぶ (Lチカ part2)[2019-12-25に投稿]
・簡単な32bit CPUを自作した(MIPSのサブセット)[2019-11-16に投稿]
